3진수 논리회로

Abstract

본 발명에 따른 3진수 논리회로는 전원전압 (VDD와 GND) 사이에 직렬로 연결 된 풀업 소자(100)와 풀다운 소자(200) 그리고 입력전압(VIN)과 출력전압(VOUT) 을 포함하되, 상기 입력전압(VIN)에 의해 모두 꺼진 경우, 상기 풀업 소자(100)와 상기 풀다운 소자(200)가 모두 출력전압(VOUT)에만 영향을 받는 단순 저항으로 동작하며 전압 분배를 통해 제 3의 진수 (“1” 상태)를 형성하고, 상기 풀업 소자(100) 또는 풀다운 소자(200)의 한쪽만 켜져 전류를 흘려주게 되면 VDD(“2”상태) 또는 GND(“0” 상태)가 출력전압(VOUT)으로 출력되도록 하여, BIT DENSITY를 확연히 높일 수 있는 효과가 있다.